原理图设计要点：

(1)、晶振电源去耦非常重要，建议加磁珠，去耦电容选两到三个，容值递减。

(相关资料图)

(2)、时钟输出管脚加匹配，具体匹配阻值，可根据测试结果而定。

(3)、预留的电容C1，容值要小，构成了一级低通滤波，电阻、电容的选择，根据具体测试结果而定。

PCB设计要点：

(1)、在PCB设计是，晶振的外壳必须接地，可以防止晶振的向往辐射，也可以屏蔽外来的干扰。

(2)、晶振下面要铺地，可以防止干扰其他层。因为有些人在布多层板的时候，顶层和底层不铺地，但是建议晶振所在那一块铺上地。

(3)、晶振底下不要布线，周围5mm的范围内不要布线和其他元器件(有的书是建议300mil范围内，大家可以参考)，主要是防止晶振干扰其他布线和器件。

(4)、晶振不要布在板子的边缘，因为为了安全考虑，板卡的地和金属外壳或者机械结构常常是连在一起的，这个地我们暂且叫做参考接地板，如果晶振布在板卡的边缘，晶振与参考接地板会形成电场分布，而板卡的边缘常常是有很多线缆，当线缆穿过晶振和参考接地板的电场是，线缆被干扰了。而晶振布在离边缘远的地方，晶振与参考接地板的电场分布被PCB板的GND分割了，分布到参考接地板电场大大减小了。

(5)、当然时钟线尽量要短。如果你不想让时钟线走一路干扰一路，那就布短吧。还有一点，关于晶振的选择，如果你的系统能工作在25M，就尽量不要选50M的晶振。时钟频率高，是高速电路，时钟上升沿陡也是高速电路，需要考虑信号完整性。

审核编辑：汤梓红